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Mar 15, 2023

Imec Revela Sub

Os chips serão 3D à medida que encolhem abaixo de 1 nm. Imec, o mais avançado do mundo

Os chips serão 3D à medida que encolhem abaixo de 1 nm.

A Imec, a empresa de pesquisa de semicondutores mais avançada do mundo, compartilhou recentemente seu roteiro de transistores e silício sub-1nm em seu evento ITF World em Antuérpia, Bélgica. O roteiro nos dá uma ideia dos cronogramas até 2036 para os próximos principais nós de processo e arquiteturas de transistores que a empresa pesquisará e desenvolverá em seus laboratórios em cooperação com gigantes da indústria, como TSMC, Intel, Nvidia, AMD, Samsung e ASML, entre muitos outros. A empresa também delineou uma mudança para o que chama de CMOS 2.0, que envolverá a divisão das unidades funcionais de um chip, como caches L1 e L2, em designs 3D mais avançados do que as abordagens baseadas em chiplet atuais. Angstroms equivalem a 1nm, portanto, o roteiro do Imec abrange nós de processo sub-'1nm'. O roteiro descreve que os transistores FinFET padrão durarão até 3 nm, mas depois farão a transição para os novos projetos de nanofolha Gate All Around (GAA) que entrarão em produção de alto volume em 2024. Imec traça o caminho para projetos de forksheet em 2 nm e A7 (0,7 nm) , respectivamente, seguidos por projetos inovadores como CFETs e canais atômicos em A5 e A2.

Mover-se para esses nós menores está se tornando mais caro com o tempo, e a abordagem padrão de construir chips monolíticos com uma única matriz grande já deu lugar aos chiplets. Projetos baseados em chiplet dividem várias funções de chip em matrizes distintas conectadas entre si, permitindo assim que o chip funcione como uma unidade coesa - embora com compensações. A visão da Imec do paradigma CMOS 2.0 inclui quebrar os chips em pedaços ainda menores, com caches e memórias divididas em suas próprias unidades com diferentes transistores, então empilhados em um arranjo 3D sobre as outras funções do chip. Essa metodologia também se apoiará fortemente em redes de fornecimento de energia traseiras (BPDN) que direcionam toda a energia pela parte traseira do transistor. Vamos dar uma olhada mais de perto no roteiro imec e na nova metodologia CMOS 2.0.

Como você pode ver no álbum acima, o setor enfrenta desafios aparentemente intransponíveis à medida que os nós progridem, mas a demanda por mais poder de computação, principalmente para aprendizado de máquina e IA, aumentou exponencialmente. Essa demanda não foi fácil de satisfazer; os custos dispararam enquanto o consumo de energia aumentou constantemente com chips de última geração - o escalonamento de energia continua sendo um desafio, pois as tensões operacionais do CMOS se recusam obstinadamente a cair abaixo de 0,7 volts, e a necessidade contínua de escalonar para chips maiores apresenta desafios de energia e resfriamento que exigirão soluções inteiramente novas para contornar. E enquanto a contagem de transistores continua a dobrar em um caminho previsível da Lei de Moore, outras questões fundamentais também estão se tornando cada vez mais problemáticas com cada nova geração de chips, como as limitações da largura de banda de interconexão que tem retardado severamente as capacidades computacionais dos modernos CPUs e GPUs, prejudicando assim o desempenho e limitando a eficácia desses transistores extras.

Transistores mais rápidos e mais densos são a primeira prioridade, porém, e a primeira onda desses transistores virá com os dispositivos Gate All Around (GAA)/Nanosheet que estreiam em 2024 com o nó de 2 nm, substituindo os FinFETs de porta tripla que alimentam os principais -chips de ponta. Os transistores GAA conferem densidade de transistor e melhorias de desempenho, como comutação de transistor mais rápida enquanto usa a mesma corrente de acionamento como várias aletas. O vazamento também é significativamente reduzido porque os canais são totalmente cercados por uma porta, e o ajuste da espessura do canal pode otimizar o consumo de energia ou o desempenho. Já vimos vários fabricantes de chips adotarem diferentes variações dessa tecnologia de transistor. A TSMC, líder da indústria, planeja que seu nó N2 com GAA chegue em 2025, portanto, será a última a adotar o novo tipo de transistor. O RibbonFET de quatro folhas da Intel com o nó de processo 'Intel 20A' apresenta quatro nanofolhas empilhadas, cada uma cercada inteiramente por um portão, e será lançada em 2024. A Samsung foi a primeira a produzir GAA para produtos de remessa, mas o tubo SF3E de baixo volume nó mais limpo não verá produção em massa. Em vez disso, a empresa estreará seu nó avançado para fabricação de alto volume em 2024. Como lembrete, dez Angstroms (A) equivalem a 1 nm. Isso significa que o A14 é de 1,4 nm, o A10 é de 1 nm e vamos para a era sub-1 nm no período de 2030 com o A7. Lembre-se de que essas métricas muitas vezes não correspondem às dimensões físicas reais do chip. A Imec espera que os transistores forksheet comecem em 1 nm (A10) e durem até o nó A7 (0,7 nm). Como você pode ver no segundo slide, esse projeto empilha o NMOS e o PMOS separadamente, mas os particiona com uma barreira dielétrica, permitindo mais desempenho e/ou melhor densidade. Os transistores FET complementares (CFET) encolherão ainda mais quando forem chega com o nó de 1 nm (A10) em 2028, permitindo bibliotecas de células padrão mais compactadas. Eventualmente, veremos versões do CFET com canais atômicos, melhorando ainda mais o desempenho e a escalabilidade. Os transistores CFET, sobre os quais você pode ler mais aqui, empilham dispositivos N e PMOS uns sobre os outros para permitir maior densidade. O CFET deve marcar o fim do dimensionamento para dispositivos de nanofolhas e o fim do roteiro visível. No entanto, outras técnicas importantes serão necessárias para quebrar as barreiras de desempenho, potência e dimensionamento de densidade, que o imec prevê exigirá um novo paradigma CMOS 2.0 e co-otimização de tecnologia de sistema (SCTO).