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Dec 26, 2023

Intel detalha a tecnologia PowerVia Backside Power Delivery

Uma característica chave dos nós 18A e 20A da Intel revelou que a Intel detalhou na segunda-feira sua

Um recurso importante dos nós 18A e 20A da Intel revelado

A Intel detalhou na segunda-feira sua implementação de uma rede de fornecimento de energia traseira (BS PDN) que fará parte de seus processos de fabricação Intel 18A e 20A (18/20 angstroms, classe 1.8/2.0nm). Além disso, a empresa também revelou mais informações sobre os benefícios que essa tecnologia forneceu para seu nó interno Intel 4 + PowerVia projetado especificamente para o melhor BS PDN.

As tecnologias de fabricação de 18A e 20A da Intel apresentarão duas inovações importantes: transistores de efeito de campo (GAAFETs) de gate-all-around RibbonFET e rede de fornecimento de energia traseira PowerVia. As vantagens dos transistores GAA foram discutidas anteriormente e estão além do escopo do anúncio de hoje. Em vez disso, vamos nos concentrar na entrega de energia traseira.

O trilho de alimentação traseiro tem como objetivo separar a fiação de energia e E/S, deslocando as linhas de energia para a parte de trás do wafer. Este método aborda problemas como aumento de resistências no back-end-of-line (BEOL), melhorando o desempenho dos transistores e diminuindo seu consumo de energia. Ele também elimina qualquer possível interferência entre os dados e os fios de energia e aumenta a densidade do transistor lógico. portão de metal high-K baseado em 45nm em 2007 e FinFET em 22nm em 2012.

A Intel diz que, quando implementado em um chip de teste em um nó de processo interno, seu PDN traseiro permitiu aumentar a velocidade do clock em mais de 6%, reduziu a queda de tensão IR em 30% e aumentou a utilização de células em grandes áreas de sua matriz E-core. para mais de 90%. Apesar dos benefícios, implementar e construir um backside power delivery é um desafio por vários motivos.

Construir um PDN traseiro é muito diferente do tradicional fornecimento de energia frontal. A produção até mesmo dos chips mais avançados é bastante simples hoje em dia. A fabricação de cada wafer começa na camada de transistor M0 mais complexa, com passos tão pequenos quanto 30 nm (para Intel 4 node), usando as ferramentas de fabricação mais sofisticadas, como scanners EUV. Em seguida, os fabricantes de chips constroem camadas de transistores menos complexas em cima da primeira, aumentando gradualmente os tamanhos à medida que precisam conectar todas as camadas e alimentar todos os transistores. e torna-se mais difícil e caro encaminhá-los adequadamente a cada nova geração. O processamento de um wafer com chips apresentando o PowerVia BS PDN da Intel envolve a produção de todas as camadas lógicas complexas, bem como os fios de sinal, depois a inversão do wafer e a construção da rede de fornecimento de energia. top' da lógica. No papel, esse 'flip' não parece grande coisa. No entanto, ele adiciona várias etapas do processo, incluindo a remoção do "excesso" de silício do wafer para construir o PDN sobre os transistores lógicos, limpeza CMP, metrologia, litografia e corrosão, para citar alguns. O loop pode não exigir as ferramentas mais avançadas da fábrica, mas ainda custa dinheiro. De fato, um slide da Intel indica que a tecnologia de processo Intel 4 usa 15 camadas metálicas e uma camada de redistribuição (RDL), enquanto o Intel 4 + PowerVia usa 14 camadas frontais, quatro camadas traseiras e uma RDL, o que aumenta o número total de camadas a 18 + RDL.

"Os transistores são construídos primeiro, como antes, com as camadas de interconexão adicionadas em seguida", disse Ben Sell, vice-presidente de Desenvolvimento de Tecnologia da Intel. "Agora a parte divertida: virar o wafer e polir tudo para expor a camada inferior à qual os fios [...] de energia serão conectados. Chamamos isso de tecnologia de silício, mas a quantidade de silício que resta nesses wafers é realmente tiny." Existem vários fatores a serem considerados com um PDN traseiro. Em primeiro lugar, ele muda drasticamente o processo de fabricação, então a Intel teve que encontrar uma maneira de garantir altos rendimentos, apesar das mudanças radicais. Em segundo lugar, a Intel precisava garantir que o PDN traseiro fosse tão confiável quanto seu PDN atual e funcionasse conforme o esperado. Em terceiro lugar, como os fios de E/S e de alimentação agora estão localizados em ambos os lados dos transistores, será mais difícil resfriar os chips daqui para frente. Em quarto lugar, fica significativamente mais difícil depurar chips, já que agora a Intel precisa remover as interconexões de energia traseiras para acessar as camadas do transistor. Há outra peculiaridade sobre o processo PowerVia da Intel também. Como a Intel remove o excesso de silício da parte de trás do wafer, ela acredita que ele perde rigidez, e é por isso que liga um wafer transportador no lado do sinal do wafer para manter a construção unida. Esse wafer transportador também é reduzido eventualmente, mas sua adição também é uma etapa de processo complicada (e provavelmente necessária). nanoescala através de vias de silício (TSVs) para fornecer energia diretamente à camada do transistor. Obviamente, é por isso que a empresa chama sua tecnologia de PowerVia.