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Dec 30, 2023

Intel é tudo

Há muito risco na implantação de novas tecnologias para computadores de ponta

Há muito risco na implantação de novas tecnologias para chips de computador de ponta. Portanto, os executivos da Intel foram compreensivelmente cautelosos ao executar um plano que no ano que vem introduz simultaneamente um novo transistor - RibbonFET - e uma nova maneira de alimentá-lo - PowerVia.

Para tirar um pouco do risco desse ato de alta tensão, a empresa construiu e testou núcleos de processador compostos pela atual geração de transistores da Intel combinados com PowerVia. Os núcleos resultantes tiveram um aumento de frequência de mais de 6%, bem como designs mais compactos e 30% menos perda de energia. Igualmente importante, os testes provaram que incluir alimentação traseira não torna os chips mais caros, menos confiáveis ​​ou mais difíceis de testar quanto a defeitos. A Intel apresentará os detalhes desses testes em Tóquio na próxima semana no IEEE Symposium on VLSI Technology and Circuits.

"Queríamos ter certeza de que poderíamos arriscar... entender tudo sobre o PowerVia e, então, dar o próximo passo e integrar com o RibbonFET", diz Ben Sell, vice-presidente de desenvolvimento de tecnologia da Intel.

PowerVia é a versão da Intel de uma tecnologia chamada backside power delivery. Hoje, os chips são construídos com os transistores na superfície do silício e todas as interconexões que os alimentam e transmitem seus sinais de dados construídas acima deles. A energia traseira remove todas as interconexões de fornecimento de energia abaixo do silício. Isso tem dois efeitos principais. Primeiro, deixa mais espaço para as interconexões de dados acima do silício. E segundo, as interconexões de energia podem ser maiores e, portanto, menos resistivas.

A entrega de energia traseira move as interconexões de energia de cima do silício para baixo dele.Intel

Essa combinação melhora o desempenho de algumas maneiras. Primeiro, com um caminho mais fácil para o fluxo de energia, os circuitos da CPU experimentam menos queda de tensão; em outras palavras, há uma queda transitória menor na tensão quando a demanda por corrente aumenta de, digamos, um grande bloco de comutação lógica. Com menos queda, os transistores podem ser executados mais rapidamente.

Em segundo lugar, os núcleos podem ser mais compactos, diminuindo o comprimento das interconexões entre as células lógicas, o que acelera as coisas. Quando as células lógicas padrão que compõem o núcleo do processador são dispostas no chip, o congestionamento de interconexão impede que elas se encaixem perfeitamente, deixando muito espaço em branco entre as células. Com menos congestionamento entre as interconexões de dados, as células se ajustam melhor, com algumas partes até 95% preenchidas. Sell ​​diz que é uma melhoria de dois dígitos. Além do mais, a falta de congestionamento permitiu que algumas das menores interconexões se espalhassem um pouco, reduzindo a capacitância parasita que prejudica o desempenho.

O ganho de 6 por cento dessas vantagens é cerca de metade do que normalmente é fornecido quando um fabricante de chips reduz os transistores de um nó de tecnologia para o outro. O PowerVia o entrega sem alteração nos transistores.

A fabricação de chips habilitados para PowerVia requer várias etapas extras e leva ao resultado incomum de quase não sobrar silício no chip. As coisas começam bem normais: os transistores, que neste caso são FinFETs feitos com o processo Intel 4, são construídos na superfície do silício, como de costume. A principal diferença é que um grupo de orifícios estreitos e profundos também é perfurado e depois preenchido com metal. Esses nano-TSVs (para vias de passagem de silício) serão importantes posteriormente. A partir daí, camadas de interconexão são formadas acima dos transistores para ligá-los em células lógicas e circuitos maiores. Até agora, tão regular.

Então o processo dá uma guinada. Uma bolacha de silício em branco, chamada bolacha transportadora, é ligada ao topo dessas interconexões e tudo é invertido. Em seguida, a parte inferior do wafer original (agora no topo) é polida até que as extremidades dos nano-TSVs fiquem expostas. Nesse ponto, camadas de interconexões relativamente robustas são construídas para se conectar aos nano-TSVs e formar a rede de fornecimento de energia traseira. Essas camadas de interconexão terminam nos blocos de ligação que ligarão o chip ao pacote e ao restante do computador.